★半導体後工程におけるチップレット集積の基礎から試験評価法まで短時間で学習できます！
こちらは5/30実施WEBセミナーのアーカイブ（録画）配信です。
※アーカイブ配信は行わないことになりました。
1．はじめに
1-1．講師Biography
1-2．富士通の大型計算機のテクノロジーとテスト技術
1-3．バウンダリスキャンの採用と普及活動
2．チップレットの概要
2-1．チップレットとは
2-2．なぜ、今チップレットなのか
2-3．ムーア則とスケーリング則
2-4．チップレットの効果
2-5．チップレットの適用事例
2-6．チップレット実装の例
2-7．インターポーザの動向
2-8．インターポーザの事例
3．チップレットテストの動向
3-1．チップレット集積のテストフロー
3-2．KGD(Known Good Die)の重要性
3-3．ウェーハプローブテスト
3-4．真のKGD 選別とIntel の戦略
3-5．積層ダイテストとファイナルテスト
3-6．システムレベルテストSLT
3-7．IC の構造テストと機能テスト
3-8．ATE とSLT のテストメカニズム
3-9．サイレントデータ破損（Silent Data Corruptions）
3-10．インターポーザのテスト（接触方式と非接触方式）
3-11．TSMC のPGD(Pritty-Good-Die)テスト
3-12．EB テスタとCMOS 容量イメージセンサによる非接触テスト
4．チップレット間のインターコネクションテスト
4-1．チップレットは小さな実装ボード
4-2．実装ボードの製造試験工程
4-3．実装ボードやチップレットの機能テストと構造テスト
4-4．バウンダリスキャンの基礎知識
4-5．IEEE 1149-1 バウンダリスキャンテスト回路
4-6．バウンダリスキャンテストによるはんだ接続不良検出動作例
4-7．オープンショートテストパターン
4-8．ロジック-メモリ間のインターコネクションテスト
4-9．チップレットテスト規格IEEE 1838 とチップ間相互接続テスト
4-10．チップ積層後のIEEE 1838 FPP による各チップの機能テスト
4-11．チップ積層後のTSV 接続障害復旧方式とUCIe 規格
4-12．Structural Test ～ボードテストとＩC テストでの違い～
4-13．ポストボンドテスト方式の学会発表例
4-14．TSMC のチップレットテスト事例
4-15．策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
4-16．進化するバウンダリスキャン関連規格
5．TSV の接続品質評価技術
5-1．3D-IC のチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題
5-2．TSV 接合での欠陥と相互接続障害
5-3．従来評価技術（デイジーチェイン、ケルビン計測）の問題点
5-4．X 線CT 画像によるTSV 接続評価と課題
5-5．TSV 接続評価時のアウトライヤ検出の重要性
5-6．TSV の個別抵抗計測による効果
5-7．アナログバウンダリスキャンIEEE 1149-4 による精密微少抵抗個別計測
5-8．従来のIEEE 1149-4 標準抵抗計測法の問題点と解決案
5-9．真のTSV 個別4 端子計測法の実現
5-10．TSV 計測回路の３D-IC への実装例
5-11．新評価方式の適用提案
6．Q&A